1. THÔNG BÁO TUYỂN ADMIN DIỄN ĐÀN 2013
    Tìm kiếm nhà trọ - Ở ghép
    THÔNG BÁO BÁN ÁO SPKT.NET CHO THÀNH VIÊN DIỄN ĐÀN


    HÃY TÌM KIẾM Ở ĐÂY TRƯỚC KHI ĐẶT CÂU HỎI
    {xen:phrase loading}

Verilog HDL

Thảo luận trong 'Lập trình' bắt đầu bởi duykhanh271284, 4 Tháng mười hai 2010.

  1. duykhanh271284 New Member

    Số bài viết: 76
    Đã được thích: 0
    Điểm thành tích: 0
    Bạn có biết gì về Verilog HDL ? Chúng ta cùng thảo luận ở đây nhé.
    Đây là ngôn ngữ mô tả phần cứng để thiết kế vi mạch rất HOT hiện nay.
    Mình giới thiệu sơ một chút.

    Phương pháp thiết kế Verilog [FONT=Arial, Helvetica, sans-serif]1. Giới thiệu

    Verilog là một ngôn ngữ mạnh và linh hoạt. Hơn nữa, nó có nhiều điểm giống “C”. Kết quả là những người mới bắt đầu thiết kế hay có khuynh hướng sử dụng verilog để thực hiện cấp hành vi và cố sửa sao cho code có khả năng tổng hợp được.Kết quả là các thiết kế thường không chạy hoặc không hiệu quả và mất nhiều thời gian gỡ lỗi. Phương pháp tốt hơn về lâu dài là bạn nên tập trung xác định cấu trúc phần cứng trước sau đó hiện thực bằng code verilog. Phần này hướng dẫn những người mới bắt đầu áp dụng phương pháp này vào quá trình thiết kế.

    2. Phương pháp thiết kế cơ bản

    Các bước thiết kế một module nhỏ :
    [/FONT]

    [FONT=Arial, Helvetica, sans-serif]• Xác định chi tiết kỹ thuật :

    • Cấu trúc phần cứng mức RTL :

    • Hiện thực thiết kế bằng ngôn ngữ Verilog

    • Kiểm tra thiết kế

    • Tổng hợp thiết kế

    • Kiểm tra kết quả sau tổng hợp

    • Layout thiết kế (place and route)

    • Kiểm tra cuối cùng

    3. Liệt kê chi tiết kỹ thuật

    Phần này mô tả chi tiết hành vi và giao tiếp của mỗi module trong thiết kế , thường bao gồm các mục sau :

    • Mô tả hành vi của top module

    • Mô tả tất cả đầu vào/đầu ra, định thời và các ràng buộc về thời gian

    • Yêu cầu về hiệu suất và các ràng buộc
    Lý tưởng,hành vi của top module của chip nên được thực hiên bằng các ngôn ngữ cấp cao như C/C++, Java, Matlab, hoặc SDL (thường dùng trong hệ thống viễn thông). Các mô hình (model) Chip viết bằng ngôn ngữ cấp cao có nhiều tác dụng : Trước hết mô hình cấp cao có thể dùng để mô phỏng và kiểm tra hoạt động của Chip. Thứ hai,kết quả của việc mô phỏng này sẽ được dung để so sánh với Chip đã thiết kế sau này. Cuối cùng, các model này có thể được dùng thay thế cho verilog module khi tích hợp vào toàn bộ hệ thống để tăng tốc độ mô phỏng toàn bộ hệ thống.Verilog’s PLI là một kỹ thuật hữu ích khi thực hiện loại trợ giúp mô phỏng này.

    Chú ý rằng cấu trúc của model của Chip không liên quan gì tới kiến trúc bên trong của thiết kế .Mục tiêu của Chip modelvới ngôn ngữ cấp cao là để mô tả hành vi của chip và không quan tâm đến kiến trúc bên trong của Chip (Blackbox).
    [/FONT]



    Read more: http://www.ant7.com/forum/forum_post.asp?TID=3301&PN=1#ixzz176sNKVOX

Chia sẻ trang này